通信工程師交換技術(shù)線速緩存技術(shù)

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7.5.4 線速緩存技術(shù)
隨著路由器速率的不斷提高，路由器線卡中緩存器的讀寫(xiě)速率和緩存器的容量面臨著越來(lái)越嚴(yán)竣的挑戰(zhàn)。首先隨著鏈路速率以及交換網(wǎng)絡(luò)速率的提高，要求分組進(jìn)人和離開(kāi)線卡上緩存器的速率要越來(lái)越快。通常情況下存儲(chǔ)器讀和寫(xiě)的數(shù)據(jù)總線是共享的，一個(gè)分組到達(dá)后先要被寫(xiě)人緩存，再讀出緩存，因而要求緩存總線的速率應(yīng)是鏈路速率的兩倍。當(dāng)鏈路速率為40Gbit/S,分組長(zhǎng)度為40字節(jié)時(shí)，要求存儲(chǔ)器讀寫(xiě)一個(gè)分組的周期為4n8。目前只有SRAM可以達(dá)到這一速率要求，但是SRAM的容量比較小。其次鏈路速率的提髙，勢(shì)必要求線卡的緩存器能夠存儲(chǔ)大量的分組。線卡緩存的容量，與多種因素有關(guān)，如業(yè)務(wù)特性、丟失率指標(biāo)、擁塞控制機(jī)制等。從擁塞控制的角度考慮，當(dāng)出現(xiàn)擁塞時(shí)，瓶頸鏈路很容易積壓大量分組。設(shè)鏈路速率為R,端到端往返時(shí)延為R7T,在閉環(huán)控制策略下，源端對(duì)于擁塞控制的響應(yīng)至少需要一個(gè)ft7T的時(shí)間。為了減小丟失率，通常情況下，線卡的緩存容量需要為RxRTT0假設(shè)互聯(lián)W平均的fiTT時(shí)間為0.25s,當(dāng)鏈路速率為40Gbit/8時(shí)，需要的緩存容量為1.25G字節(jié)。顯然單片SRAM根本無(wú)法做到這么大的容貴，如果用幾十片或上百片SRAM堆疊出這一容量，除印制板的尺寸難以接受外，整個(gè)存儲(chǔ)器的成本和功耗也將是無(wú)法接受的。
DRAM的特點(diǎn)是容量大，但是讀寫(xiě)速率低，目前讀寫(xiě)周期為幾十n8。采用并行技術(shù),通過(guò)增加數(shù)據(jù)總線的寬度（即數(shù)據(jù)位數(shù)），同時(shí)對(duì)多個(gè)DRAM進(jìn)行讀寫(xiě)，一次寫(xiě)人多位數(shù)據(jù)，可以解決DRAM讀寫(xiě)速率低的缺點(diǎn)，如圖7-38所示。

并行技術(shù)是用慢速器件搭建高速系統(tǒng)的基礎(chǔ)，但是在線卡中，僅僅依靠DRAM的并行擴(kuò)展并不能完全解決問(wèn)題。原因是并行DRAM不能有效地解決變長(zhǎng)分組多隊(duì)列存儲(chǔ)的問(wèn)題。我們把對(duì)并行DRAM的一次讀寫(xiě)稱為一次塊讀寫(xiě)。由于分組是變長(zhǎng)的，因此在一個(gè)塊寫(xiě)人時(shí)可能包含兩個(gè)分組。但是這兩個(gè)分組有可能是屬于不同隊(duì)列的，例如，它們厲于不同的優(yōu)先級(jí)，應(yīng)該存放在不同的優(yōu)先級(jí)隊(duì)列中。而在DRAM進(jìn)行并行擴(kuò)展時(shí)，僅僅是數(shù)據(jù)線寬度的擴(kuò)展，各個(gè)DRAM的數(shù)據(jù)線是彼此獨(dú)立的，聚合成一個(gè)更寬的總線，但各個(gè)DRAM的地址線是共同的。這就意味著一次塊寫(xiě)人不可能把塊中的不同分組寫(xiě)人到不同的地址中去，即不可能寫(xiě)到不同的隊(duì)列中去。為了解決這一問(wèn)題，需要在并行DRAM與線卡的輸人、輸出鏈路之間再加一級(jí)緩存，該緩存的作用是暫時(shí)存放輸人輸出鏈路與DRAM之間需要傳送的分組，以便對(duì)需要傳送的分組進(jìn)行隊(duì)列劃分操作。顯然對(duì)這一緩沖的要求是可以進(jìn)行線速讀寫(xiě)而存儲(chǔ)容量可以較小。SRAM適合這一要求。因此，實(shí)際上路由器中線卡上的緩存是由DRAM和SRAM共同組成的，結(jié)構(gòu)如圖7-39所示。

在DRAM與SRAM組成的緩存結(jié)構(gòu)中，SRAM的作用類似于Cache。不同的是計(jì)算機(jī)Cache中的數(shù)據(jù)是一次寫(xiě)人，多次讀出，而SRAM中的分組是到達(dá)時(shí)一次寫(xiě)人，離開(kāi)時(shí)一次讀出。
圖7-39所示的緩存結(jié)構(gòu)中一共包含Q個(gè)隊(duì)列，每個(gè)隊(duì)列按照FIF0組織。FIFO隊(duì)列的頭部和尾部的分組分別存儲(chǔ)在SRAM中，F(xiàn)IFO隊(duì)列中的中間分組存放在DRAM中。分組到達(dá)線卡時(shí)寫(xiě)人SRAM,也就是寫(xiě)人FIFO隊(duì)列的尾部，緩存管理算法（Memory Management Algorithm,MMA)負(fù)責(zé)把SRAM中FIFO尾部的分組寫(xiě)人DRAM,為新到的分組騰出空間。緩存管理算法MMA還負(fù)責(zé)把DRAM各個(gè)隊(duì)列頭部的分組讀人SRAM對(duì)應(yīng)的隊(duì)列頭部位置，線卡上只輸出SRAM隊(duì)列頭部中的分組。圖7-39所示的SRAM采用的是靜態(tài)緩存結(jié)構(gòu)，SRAM中每個(gè)隊(duì)列都是獨(dú)立的，彼此之間沒(méi)有共享。FIFO隊(duì)列頭部、尾部的長(zhǎng)度都為byte。在這一結(jié)構(gòu)中，對(duì)DRAM是并行讀寫(xiě)的。設(shè)DRAM的讀寫(xiě)周期為SRAM與DRAM之間的數(shù)據(jù)寬度b=2RTa
與計(jì)算機(jī)中的Cache管理算法類似，緩存管理算法MMA決定著何時(shí)在SRAM與DRAM之間進(jìn)行分組的讀寫(xiě)，不同的算法決定了SRAM的大小以及分組在線卡上輸出的時(shí)延。MMA算法包含兩部分，一是SRAM中FIFO隊(duì)列的隊(duì)尾分組何時(shí)寫(xiě)人DRAM,二是DRAM中的分組何時(shí)寫(xiě)人SRAM隊(duì)列頭部。線卡上分組的輸出次序是由調(diào)度算法決定的，調(diào)度算法把輸出分組的請(qǐng)求發(fā)往SRAM,如果這個(gè)分組在SRAM中，就可以立即輸出，否則要將分組從DRAM寫(xiě)入SRAM,才能從SRAM中輸出。因此，MMA的作用就是根據(jù)調(diào)度算法的請(qǐng)求，決定對(duì)SRAM中的哪個(gè)隊(duì)列進(jìn)行刷新，把哪個(gè)隊(duì)列中的6字節(jié)數(shù)據(jù)由DRAM讀到SRAM中。由于在第二部分中要求從DRAM讀人的分組有一定隨機(jī)性，而且要輸出的分組一旦不在SRAM中，就會(huì)增加分組從線卡上輸出的時(shí)延。因此，第二部分算法比較復(fù)雜，是重點(diǎn)研究的對(duì)象。這里列出3種MMA算法，并給出它們的性能。這3種算法中，均假設(shè)調(diào)度器(Arbiter,也叫仲裁器）向SRAM發(fā)出的輸出請(qǐng)求（Request)都是以字節(jié)為單位的。

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