多核處理器設(shè)計九大要素過程的分析[4]

  7 低功耗設(shè)計

  半導(dǎo)體工藝的迅速發(fā)展使微處理器的集成度越來越高，同時處理器表面溫度也變得越來越高并呈指數(shù)級增長，每三年處理器的功耗密度就能翻一番。目前，低功耗和熱優(yōu)化設(shè)計已經(jīng)成為微處理器研究中的核心問題。CMP的多核心結(jié)構(gòu)決定了其相關(guān)的功耗研究是一個至關(guān)重要的課題。

  低功耗設(shè)計是一個多層次問題，需要同時在操作系統(tǒng)級、算法級、結(jié)構(gòu)級、電路級等多個層次上進行研究。每個層次的低功耗設(shè)計方法實現(xiàn)的效果不同——抽象層次越高，功耗和溫度降低的效果越明顯。

  8 存儲器墻

  為了使芯片內(nèi)核充分地工作，最起碼的要求是芯片能提供與芯片性能相匹配的存儲器帶寬，雖然內(nèi)部Cache的容量能解決一些問題，但隨著性能的進一步提高，必須有其他一些手段來提高存儲器接口的帶寬，如增加單個管腳帶寬的DDR、DDR2、QDR、XDR等。同樣，系統(tǒng)也必須有能提供高帶寬的存儲器。所以，芯片對封裝的要求也越來越高，雖然封裝的管腳數(shù)每年以20%的數(shù)目提升，但還不能完全解決問題，而且還帶來了成本提高的問題，為此，怎樣提供一個高帶寬，低延遲的接口帶寬，是必須解決的一個重要問題。

  9 可靠性及安全性設(shè)計

  隨著技術(shù)革新的發(fā)展，處理器的應(yīng)用滲透到現(xiàn)代社會的各個層面，但是在安全性方面卻存在著很大的隱患。一方面，處理器結(jié)構(gòu)自身的可靠性低下，由于超微細(xì)化與時鐘設(shè)計的高速化、低電源電壓化，設(shè)計上的安全系數(shù)越來越難以保證，故障的發(fā)生率逐漸走高。另一方面，來自第三方的惡意攻擊越來越多，手段越來越先進，已成為具有普遍性的社會問題?，F(xiàn)在，可靠性與安全性的提高在計算機體系結(jié)構(gòu)研究領(lǐng)域備受注目。

  今后，CMP這類處理器芯片內(nèi)有多個進程同時執(zhí)行的結(jié)構(gòu)將成為主流，再加上硬件復(fù)雜性、設(shè)計時的失誤增加，使得處理器芯片內(nèi)部也未必是安全的，因此，安全與可靠性設(shè)計任重而道遠(yuǎn)。

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