降低FPGA的設(shè)計(jì)功耗協(xié)調(diào)和平衡藝術(shù)[3]

  設(shè)計(jì)方法

  為使設(shè)計(jì)消耗最小的動(dòng)態(tài)功耗，可采用優(yōu)化的算法來降低多余和無意義的開關(guān)活動(dòng)，例如具有許多不同狀態(tài)的狀態(tài)機(jī)。一個(gè)二進(jìn)制編碼的狀態(tài)機(jī)將通過觸發(fā)器產(chǎn)生多個(gè)比特并形成組合邏輯，采用格雷碼或One-hot編碼可降低從一個(gè)狀態(tài)到另一個(gè)狀態(tài)的開關(guān)次數(shù)。同時(shí)工程師在實(shí)現(xiàn)降低功耗的目標(biāo)時(shí)，需要平衡格雷碼所需的額外組合邏輯，或One-hot編碼所需的附加觸發(fā)器。

  數(shù)據(jù)保護(hù)和操作數(shù)隔離是另一種降低功耗的技術(shù)。在這種技術(shù)中只要沒有輸出，數(shù)據(jù)路徑算子的輸入都會(huì)保持穩(wěn)定。輸入的開關(guān)行為會(huì)波及其它電路，因此即使在忽略輸出的情況下也能消耗功率，例如某個(gè)集成了基本算術(shù)邏輯單元（ALU）的設(shè)計(jì)。通過保持輸入的穩(wěn)定性（停止開關(guān)），開關(guān)動(dòng)作的數(shù)量就能得到減少。這種方法為每個(gè)模塊的輸入端提供了保護(hù)邏輯（觸發(fā)器和/或門電路），減少了開關(guān)動(dòng)作，從而降低了系統(tǒng)整體的功耗。

  在時(shí)鐘網(wǎng)絡(luò)上減少開關(guān)動(dòng)作也可大幅降低功耗。多數(shù)可提供獨(dú)立全局時(shí)鐘的FPGA是分割為幾部分的，若一個(gè)設(shè)計(jì)間歇地采用部分邏輯，就可關(guān)掉其時(shí)鐘以節(jié)省功耗。最新FPGA中的PLL可禁止時(shí)鐘網(wǎng)絡(luò)并支持時(shí)鐘轉(zhuǎn)換，因此既可關(guān)掉時(shí)鐘也可轉(zhuǎn)換為更低頻率的時(shí)鐘。更小的邏輯部分能夠潛在地使用本地/局域時(shí)鐘來替代全局時(shí)鐘，因此不必使用不相稱的大型時(shí)鐘網(wǎng)絡(luò)。

  對(duì)易受干擾的設(shè)計(jì)而言，減少意外的邏輯干擾可大幅降低動(dòng)態(tài)功耗。意外干擾是在組合邏輯輸出時(shí)產(chǎn)生的暫時(shí)性邏輯轉(zhuǎn)換。減少這種效應(yīng)的一個(gè)方法是重新考慮時(shí)序設(shè)計(jì)，以平衡時(shí)序關(guān)鍵路徑和非關(guān)鍵路徑間的延遲。用戶可在軟件工具的幫助下應(yīng)用這種方法，例如某軟件可通過組合邏輯移動(dòng)寄存器的位置，以實(shí)現(xiàn)平衡時(shí)序。另外一種方法是引入流水線結(jié)構(gòu)，以減少組合邏輯深度，流水線還有助于增加速度。第二種方法對(duì)無意外干擾設(shè)計(jì)的效果不明顯，相反還可能增加功耗。

  功率分析工具

  方便快捷的精確功率估算工具，不僅有助于設(shè)計(jì)工程師對(duì)功率進(jìn)行定量評(píng)估，同時(shí)也有助于加快產(chǎn)品設(shè)計(jì)進(jìn)度。如果在初期功率評(píng)估工具和數(shù)據(jù)表中沒有實(shí)際數(shù)據(jù)，設(shè)計(jì)工程師就不能在設(shè)計(jì)階段走得更遠(yuǎn)。獲取初期評(píng)估數(shù)據(jù)工具，可使設(shè)計(jì)人員在設(shè)計(jì)開始之前就進(jìn)行功率估算。此外作為設(shè)計(jì)規(guī)劃，工程師可將布局和布線設(shè)計(jì)加載到更精確的功率評(píng)估持續(xù)當(dāng)中，從而得到一個(gè)更精準(zhǔn)的功耗描述。最好的評(píng)估工具可使仿真文件無縫集成到電源工具中，因而能夠獲得開關(guān)功率的精確描述；若不能進(jìn)行仿真，則該工具也能自動(dòng)給出FPGA設(shè)計(jì)的評(píng)估參數(shù)。

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