降低FPGA的設(shè)計(jì)功耗協(xié)調(diào)和平衡藝術(shù)[2]

  除常規(guī)的可重配置邏輯外，F(xiàn)PGA正不斷集成更多的專用電路。最先進(jìn)的PLD就集成了專門的乘法器、DSP模塊、可變?nèi)萘縍AM模塊以及閃存等，這些專用電路為FPGA提供了更加高效的功能?？傮w上看，采用這些模塊節(jié)約了常規(guī)邏輯資源并增加了系統(tǒng)執(zhí)行的速度，同時(shí)可以減少系統(tǒng)功耗。因此更高的邏輯效率也意味著能夠?qū)崿F(xiàn)更小的器件設(shè)計(jì)，并進(jìn)一步降低靜態(tài)功耗和系統(tǒng)成本。

  不同供應(yīng)商所提供的IP內(nèi)核對(duì)于低功耗所起的作用各有側(cè)重。選擇正確的內(nèi)核對(duì)高效設(shè)計(jì)至關(guān)重要，有的產(chǎn)品將注意力集中在空間、性能和功耗的平衡上。某些供應(yīng)商提供的IP內(nèi)核具有多種配置（如Altera的Nios II嵌入式處理器內(nèi)核采用快速、標(biāo)準(zhǔn)和經(jīng)濟(jì)等三種版本），用戶可根據(jù)自己的設(shè)計(jì)進(jìn)行選擇。例如，如果一個(gè)處理器在同一個(gè)存儲(chǔ)分區(qū)中進(jìn)行多個(gè)不同調(diào)用，則采用帶板載緩存的Nios II/f就比從片外存儲(chǔ)器訪問(wèn)數(shù)據(jù)的解決方案節(jié)約更多功耗。

  如果用戶能夠從多種I/O標(biāo)準(zhǔn)中進(jìn)行選擇，則低壓和無(wú)端接（non-terminated）標(biāo)準(zhǔn)通常利于降低功耗，任何電壓的降低都會(huì)對(duì)功耗產(chǎn)生平方的效果。靜態(tài)功耗對(duì)于接口標(biāo)準(zhǔn)特別重要，當(dāng)I/O緩沖器驅(qū)動(dòng)一個(gè)高電平信號(hào)時(shí)，該I/O為外部端接電阻提供電壓源；而當(dāng)其驅(qū)動(dòng)低電平信號(hào)時(shí)，芯片所消耗的功率則來(lái)自外部電壓。差分I/O標(biāo)準(zhǔn)（如典型值為350 mV的低開關(guān)電壓LVDS）可提供更低的功耗、更佳的噪聲邊緣、更小的電磁干擾以及更佳的整體性能。 function ImgZoom（Id）//重新設(shè)置圖片大小 防止撐破表格 {var w = $（Id）。width; var m = 650;}

 軟件

  利用FPGA的結(jié)構(gòu)來(lái)降低功耗還有賴于所使用的軟件工具。用戶可以從眾多綜合工具經(jīng)銷商那里進(jìn)行選擇，那些能夠使用專用模塊電路并智能地設(shè)計(jì)邏輯功能的綜合工具，將有助于用戶降低動(dòng)態(tài)功耗。此外，根據(jù)自己的設(shè)計(jì)，用戶可以嘗試以面積驅(qū)動(dòng)來(lái)替代時(shí)序驅(qū)動(dòng)的綜合，以降低邏輯電平。不同綜合工具的選項(xiàng)有所差別，因此應(yīng)當(dāng)了解哪個(gè)“開關(guān)”或“按鈕”是必需的。同樣重要的還有布局與布線工具，一旦用戶選擇了某種特殊的FPGA，他就必須采用該供應(yīng)商的布局布線工具。由于互連會(huì)潛在地增加功耗，因而仔細(xì)進(jìn)行布局規(guī)劃和設(shè)計(jì)尤為重要。即便設(shè)計(jì)不需要很快完成，設(shè)計(jì)者也希望盡可能地加快進(jìn)度。諸如Altera LogicLock之類的工具所增加的設(shè)計(jì)功能可使用戶在器件定制區(qū)域內(nèi)進(jìn)行邏輯分組布局，因而一旦用戶找到一種高效布局，就能很快改編為他用。 

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