降低FPGA的設(shè)計(jì)功耗協(xié)調(diào)和平衡藝術(shù)[1]

  FPGA的功耗高度依賴于用戶的設(shè)計(jì)，沒(méi)有哪種單一的方法能夠?qū)崿F(xiàn)這種功耗的降低，如同其它多數(shù)事物一樣，降低功耗的設(shè)計(jì)就是一種協(xié)調(diào)和平衡藝術(shù)，在進(jìn)行低功耗器件的設(shè)計(jì)時(shí)，人們必須仔細(xì)權(quán)衡性能、易用性、成本、密度以及功率等諸多指標(biāo)。

  目前許多終端市場(chǎng)對(duì)可編程邏輯器件設(shè)計(jì)的低功耗要求越來(lái)越苛刻。工程師們?cè)谠O(shè)計(jì)如路由器、交換機(jī)、基站及存儲(chǔ)服務(wù)器等通信產(chǎn)品時(shí)，需要密度更大、性能更好的FPGA，但滿足功耗要求已成為非常緊迫的任務(wù)。而在消費(fèi)電子領(lǐng)域，OEM希望采用FPGA的設(shè)計(jì)能夠?qū)崿F(xiàn)與ASIC相匹敵的低功耗。

  盡管基于90nm工藝的FPGA的功耗已低于先前的130nm產(chǎn)品，但它仍然是整個(gè)系統(tǒng)功耗的主要載體。此外，如今的終端產(chǎn)品設(shè)計(jì)大多要求在緊湊的空間內(nèi)完成，沒(méi)有更多的空間留給氣流和大的散熱器，因此熱管理、功率管理繼續(xù)成為FPGA設(shè)計(jì)的一個(gè)重要課題。

  采用FPGA進(jìn)行低功耗設(shè)計(jì)并不是一件容易的事，盡管有許多方法可以降低功耗。FPGA的類型、IP核、系統(tǒng)設(shè)計(jì)、軟件算法、功耗分析工具及個(gè)人設(shè)計(jì)方法都會(huì)對(duì)產(chǎn)品功耗產(chǎn)生影響。值得注意的是，如果使用不當(dāng)，有些方法反而會(huì)增加功耗，因此必須根據(jù)實(shí)際情況選擇適當(dāng)?shù)脑O(shè)計(jì)方法。

  FPGA設(shè)計(jì)的總功耗包括靜態(tài)功耗和動(dòng)態(tài)功耗兩個(gè)部分。其中，靜態(tài)功耗是指邏輯門沒(méi)有開關(guān)活動(dòng)時(shí)的功率消耗，主要由泄漏電流造成的，隨溫度和工藝的不同而不同。靜態(tài)功耗主要取決于所選的FPGA產(chǎn)品。

  動(dòng)態(tài)功耗是指邏輯門開關(guān)活動(dòng)時(shí)的功率消耗，在這段時(shí)間內(nèi)，電路的輸入輸出電容完成充電和放電，形成瞬間的軌到地的直通通路。與靜態(tài)功耗相比，通常有許多方法可降低動(dòng)態(tài)功耗。

  系統(tǒng)結(jié)構(gòu)、IP和I/O

  采用正確的結(jié)構(gòu)對(duì)于設(shè)計(jì)是非常重要的，最新的FPGA是90nm的1.2 V器件，與先前產(chǎn)品相比可降低靜態(tài)和動(dòng)態(tài)功耗，且FPGA制造商采用不同的設(shè)計(jì)技術(shù)進(jìn)一步降低了功耗，平衡了成本和性能。這些90nm器件都改變了門和擴(kuò)散長(zhǎng)度，優(yōu)化了所需晶體管的開關(guān)速率，采用低K值電介質(zhì)工藝，不僅提高了性能還降低了寄生電容。結(jié)構(gòu)的改變，如增強(qiáng)的邏輯單元內(nèi)部互連，可實(shí)現(xiàn)更強(qiáng)大的功能，而無(wú)需更多的功耗。Stratix II更大的改變是采用了六輸入查找表（LUT）架構(gòu)，能夠通過(guò)更有效的資源利用，實(shí)現(xiàn)更快速、低功耗的設(shè)計(jì)。

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