FPGAs的DSP性能分析過(guò)程的詳細(xì)分析[1]

  FPGA在高性能數(shù)字信號(hào)處理領(lǐng)域越來(lái)越受關(guān)注，如無(wú)線基站。在這些應(yīng)用中， FPGAs通常被用來(lái)和DSP處理器并行工作。有更多的選擇當(dāng)然是好的，但這也意味著系統(tǒng)設(shè)計(jì)師需要一個(gè)確切的FPGAs及高端DSP信號(hào)處理器性能參數(shù)圖。不幸的是，常用的參數(shù)圖在這種情況下都是不可靠的。

  例如，由于數(shù)字信號(hào)處理應(yīng)用程序主要依賴于乘法累加器（MAC）操作， DSP處理器供應(yīng)商和FPGA供應(yīng)商通常將MACs每秒較高運(yùn)轉(zhuǎn)速度作為數(shù)字信號(hào)處理器性能好壞最簡(jiǎn)單的評(píng)判方式。但僅僅通過(guò)MAC吞吐量來(lái)預(yù)測(cè)數(shù)字信號(hào)處理性能是有失公平的，對(duì)FPGA和DSP也一樣。這里有幾個(gè)原因。

  MAC計(jì)算出來(lái)的FPGA性能指數(shù)總是假設(shè)硬連線的數(shù)字信號(hào)處理部件是在其較高時(shí)鐘速率運(yùn)行的。在實(shí)踐中，典型的FPGA設(shè)計(jì)將采用較低的速度。另一方面，使用硬連線原理并不是在FPGA上執(zhí)行實(shí)現(xiàn)MAC的方法；另外MAC吞吐量可以通過(guò)使用可編程邏輯資源和分布式算法來(lái)實(shí)現(xiàn)。此外，并不是所有的信號(hào)處理算法都采用MAC密集型。例如，Viterbi譯碼，是電信應(yīng)用中的一個(gè)關(guān)鍵的DSP算法，并沒(méi)有用到MAC系統(tǒng)。

  另一種用來(lái)評(píng)估信號(hào)處理性能的辦法，是使用普通的DSP功能（如FIR濾波器） 。但是，這種辦法也有缺點(diǎn)。其中一個(gè)問(wèn)題是，每個(gè)供應(yīng)商通常使用不同的執(zhí)行方式來(lái)執(zhí)行這些功能，也許是使用不同的數(shù)據(jù)寬度、不同的算法或不同的執(zhí)行參數(shù)（如延遲）。這意味著，從不同的供應(yīng)商得出的結(jié)論一般都沒(méi)有可比性。此外，小的內(nèi)核功能通常不能作為有效的FPGA基準(zhǔn)，因?yàn)樵谕暾腇PGA應(yīng)用中執(zhí)行一個(gè)功能的方法往往是完全不同于你單獨(dú)執(zhí)行的功能。（相對(duì)于處理器，這些小基準(zhǔn)通常在預(yù)測(cè)總體的DSP應(yīng)用程序性能時(shí)表現(xiàn)不錯(cuò)。）此外，經(jīng)過(guò)處理器或FPGA供應(yīng)商執(zhí)行的基準(zhǔn)往往缺乏獨(dú)立的核查，因此工程師很難對(duì)幾種設(shè)備作出比較。

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