RFID板級電子標(biāo)簽驗證平臺的設(shè)計及測試[2]

  數(shù)字基帶部分的設(shè)計在Altera公司的EP1C6Q240FPGA上實現(xiàn)。經(jīng)過對協(xié)議內(nèi)容的深入研究，實現(xiàn)標(biāo)簽數(shù)字部分采用Top-down的設(shè)計方法，首先對電路功能進行詳細描述，按照功能對整個系統(tǒng)進行模塊劃分；再用Vexilog硬件描述語言進行RTL代碼設(shè)計。數(shù)字基帶結(jié)構(gòu)它包括譯碼模塊、循環(huán)冗余校驗（CyclicRedundancyCheck，CRC）校驗?zāi)K、狀態(tài)機模塊、CRC產(chǎn)生模塊、存儲器、編碼模塊和時鐘分頻模塊。譯碼模塊接收模擬部分解調(diào)出的命令信號，根據(jù)協(xié)議中規(guī)定的命令格式將信號譯碼成標(biāo)簽數(shù)字部分可識別的二進制數(shù)據(jù)，并發(fā)送到CRC校驗?zāi)K和狀態(tài)機模塊。CRC校驗?zāi)K對收到的命令進行完整性校驗，若確認為有效命令，則觸發(fā)狀態(tài)機模塊，控制標(biāo)簽執(zhí)行相應(yīng)操作，如讀寫存儲器、防沖突控制等。處理完成后，則將要發(fā)送的數(shù)據(jù)送至CRC：產(chǎn)生模塊產(chǎn)生相應(yīng)的CRC校驗碼，然后將要發(fā)送的數(shù)據(jù)和校驗碼一起送至編碼模塊，最后由編碼模塊以特定的脈沖形式發(fā)送給模擬部分進行處理后，再采用射頻技術(shù)發(fā)送給讀寫器。

  4 測試結(jié)果

  QuartusⅡ6.0是AlteraFPGA/CPLD的綜合性集成設(shè)計平臺。該平臺集成了設(shè)計輸入、仿真、邏輯綜合、布局布線與實現(xiàn)、時序分析、芯片下載與配置、功率分析等幾乎所有設(shè)計流程所需的工具。VerilogHDL程序在QuartusⅡ6.O環(huán)境下編譯、仿真和下載，板級標(biāo)簽經(jīng)過總體設(shè)計、PCB板設(shè)計與實現(xiàn)、代碼設(shè)計、仿真與下載，以及系統(tǒng)調(diào)試后，能夠與支持ISO18000-6C標(biāo)準(zhǔn)的讀寫器（Cetc7RlidReaderV1.O）進行通信，快速準(zhǔn)確地收發(fā)信息，并實現(xiàn)防沖突功能。圖3顯示板級標(biāo)簽?zāi)軌蚪獯a來自閱讀器的命令信息，在狀態(tài)機的控制下，正確地輸出FM0編碼信號。圖4顯示板級標(biāo)簽?zāi)軌蛑С諭SO18000-6C標(biāo)準(zhǔn)的閱讀器正確讀?。ㄗx取到的EPC碼與標(biāo)簽一致），讀取效果良好（73次/10s），讀取性能穩(wěn)定。測試表明，板級標(biāo)簽?zāi)軌驅(qū)崿F(xiàn)ISO18000-6C標(biāo)準(zhǔn)中的讀寫功能，標(biāo)簽工作性能穩(wěn)定，可靠性都能達到預(yù)期的效果。

  5 結(jié)語

  根據(jù)ISO18000-6C標(biāo)準(zhǔn)，采用EP1C6Q240FPGA以及模擬射頻分立元件，經(jīng)過總體設(shè)計、PCB板設(shè)計與實現(xiàn)、代碼設(shè)計、仿真與下載，以及系統(tǒng)調(diào)試后，完成了基于FPGA的板級標(biāo)簽的軟、硬件設(shè)計與實現(xiàn)。該系統(tǒng)通過測試，已能夠正常工作，讀寫性能優(yōu)異，并實現(xiàn)了防沖突功能。在此基礎(chǔ)上可以進一步提高其安全性和可靠性，所設(shè)計的標(biāo)簽數(shù)字電路RTL代碼能夠直接應(yīng)用到標(biāo)簽芯片開發(fā)中，為下一步設(shè)計出符合該標(biāo)準(zhǔn)的電子標(biāo)簽芯片提供了有力的保證。

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